पीएलएल: Yes, मुख्य उद्देश्य: Memory, DDR2, इनपुट: SSTL-18, उत्पादन: SSTL-18, सर्किट की संख्या: 1, अनुपात - इनपुट: आउटपुट: 1:10,
पीएलएल: No, उत्पादन: Clock,
पीएलएल: Yes, मुख्य उद्देश्य: SONET/SDH, Stratum, इनपुट: LVCMOS, उत्पादन: LVCMOS, LVPECL, सर्किट की संख्या: 1, अनुपात - इनपुट: आउटपुट: 11:13,
पीएलएल: Yes, मुख्य उद्देश्य: SONET/SDH, Telecom, इनपुट: LVCMOS, उत्पादन: LVCMOS, LVPECL, सर्किट की संख्या: 1, अनुपात - इनपुट: आउटपुट: 6:5,
पीएलएल: Yes, मुख्य उद्देश्य: 3G, Ethernet, SONET/SDH, इनपुट: LVCMOS, LVDS, LVPECL, उत्पादन: LVDS, सर्किट की संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:2,
पीएलएल: Yes, मुख्य उद्देश्य: SONET/SDH, इनपुट: CMOS, उत्पादन: CML, CMOS, सर्किट की संख्या: 2, अनुपात - इनपुट: आउटपुट: 3:3,
पीएलएल: Yes, मुख्य उद्देश्य: Ethernet, SONET/SDH, Telecom, इनपुट: LVCMOS, उत्पादन: LVCMOS, सर्किट की संख्या: 1, अनुपात - इनपुट: आउटपुट: 11:10,
पीएलएल: Yes, मुख्य उद्देश्य: Ethernet, SONET/SDH, इनपुट: CML, उत्पादन: CML, सर्किट की संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:2,
